問題詳情

18. Verilog 語言中，下列何者敘述表示模擬器等待 in1 或 in2 發生變化時，將完成 out=in1 & in2 設定
(A)assign ＠out=in1 & in2；
(B)event＠(in1 or in2)out=in1 & in2；
(C)always＠(in1 or in2) out=in1& in2 ；
(D)initial ＃1 out=in1 & in2；。

參考答案

答案：C
難度：計算中-1
書單：沒有書單，新增