問題詳情

16. 下列有關 Verilog 與 VHDL 硬體描述語言之差異性說明，何者錯誤？
(A)Verilog 比 VHDL 晚通過 IEEE 標準
(B) Verilog 與 VHDL 目前都只適合設計數位電路
(C) Verilog 在對應底層數位硬體電路規格語法較 VHDL 語法稍模糊
(D) Verilog 為美國軍方所開發；VHDL 最早為美國 Gateway 公司所提出

參考答案

答案：D
難度：計算中-1
書單：沒有書單，新增