問題詳情
32 圖所示為一動態邏輯（Dynamic Logic）電路。以下何者為錯誤？
(A)時脈（Clock）等於 0 V 時，Y 等於“1＂
(B)時脈（Clock）等於VDD時，Y等於
(C)低位雜訊邊界（Noise Margin For Low Input, NML）＝VtN， 其中VtN是N型金氧半電晶體（NMOSFET）的臨限電壓 Y （Threshold Voltage）
(D)高位雜訊邊界（ Noise Margin For High Input, NMH） ＝ VDD-VtP，其中 VtP是 P型金氧半電晶體 （PMOSFET）的臨限電壓
參考答案
答案：D
難度：困難0.205882
統計：A(5),B(6),C(10),D(7),E(0)
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