問題詳情
五、圖五(a)、(b)分別為四輸入之 Complementary CMOS 反及閘（NAND gate）與反或閘（NOR gate）邏輯電路。此類邏輯電路由 pull-up network（PUN）與 pull-downnetwork（PDN）構成，其最適當之寬長比設計，為 PUN 與 PDN 導通之電路均等效一個基本反相器（basic inverter）（如虛線框內電路）。若以 n 與 p 分別代表NMOS 與 PMOS 之寬長比（W/L），且 p = 3 n，計算 NAND gate 與 NOR gate 邏輯電路以 n 為單位之總面積分別為何？（20 分）
參考答案
答案：D
難度：適中0.58209
統計：A(1),B(21),C(0),D(39),E(0)
用户評論
【用戶】許武忠
【年級】高二下
【評論內容】MV=PYM*5=P*10