23 有一電路如下圖所示，若Z2 為純電容，Z1 與Z3~Z5 均為純電阻R，所有阻抗Z1~Z5 的絕對值均相等且不為零，且所有放大器U1 及U2 均為理想運算放大器，V1 為交流電源。試問等效輸入阻
24 如圖所示之理想運算放大器電路，假設輸入為一弦波（sinusoid）訊號，Ao = ∞，RC = 10 ns，且此電路放大輸入訊號之大小 10 倍，則輸入弦波之頻率約為何？ (A)0.8 MHz(
28 如圖所示之電路，假設 MOS 電晶體操作在飽和區，且電晶體特性為理想，求使其電壓增益下降為最大增益之 90%時之頻率為何？ (A)47.1 MHz(B)57.1 MHz(C)67.1 MHz(D
30 下圖是那一種振盪器電路？ (A)考畢子振盪器（The Colpitts Oscillator）(B)克拉普振盪器（The Clapp Oscillator）(C)哈特萊振盪器（The Hartl
33 下列關於傳輸延遲的描述何者最正確？(A)傳輸延遲愈大代表操作速度愈快(B)高至低傳輸延遲定義為輸出由高邏輯電壓從其 90%下降至其 10%所需的時間(C)傳輸延遲不受負載電容的影響(D)當功率消
35 數位邏輯電路可分為下拉網路（pull-down network）與上拉網路（pull-up network）兩部分，今有一邏輯閘使用 NMOS 電晶體製作下拉部分，如下圖所示。試設計上拉部分 P
37 如圖所示之電路為一 n-bit 之位址解碼器（address decoder）。假設一記憶體安排為方形陣列（square array）型式，而行與列之位址解碼器採用如圖所示之方式，求 4K 記憶
38 有一感知放大器（sense amplifier, SA）細部的電晶體電路如下圖所示，並顯示出等效寄生的電容CD、 。當時脈ΦS=0 時，感知放大器不動作；當時脈ΦS=1 時，感知放大器才會動作。
40 記憶體晶片在 5 V 電源下，以 100 ns 週期連續操作，晶片功率消耗為 400 mW，在任一週期中有動作的所有邏輯的總電容約為何？(A)0.8 nF(B)1 nF(C)1.6 nF(D)2
1 關於 CMOS 反相器（Inverter）之功率消耗，下列敘述何者錯誤？(A)其動態功率消耗與頻率成正比(B)其動態功率消耗與負載電容成正比(C)其動態功率消耗與操作電壓一次方成正比(D)切換過程